专用集成电路时序验证

《专用集成电路时序验证》是2009年述内社清华大学出版社出版的图来自书，作者是(美)内库加。该书主要宗手安期优席块烈讲述了时钟和时序规约、时360百科序验证的各种概念以及各种时钟方案等。

• 书名 专用集成电路时序验证
• 作者 内库加[美]
• 出版社 清华大学
• 出版时间 2009年11月1日
• 开本 16 开

内容简介

　　本书讨论了各种时钟方案，如门控时钟、时钟威可该妈对型网络/时钟分布结构、多频率时钟和多相位时钟等;细致地讨论了静态时序分析中可以采用的钢张话雨怀菜内屋愿景各种手段，如设置无效路径、多周期路径、施个容村核获握加各方面时序约束来自。

　　本书后两章分别针对专用集成电路(ASIC)和基于可编程逻辑器件的设计展开时序方面的讨论。

　　本书是近10年来惟一一本造此否种自硫白专门讨论时序及时序验证的专著，共分4章。本书全面讨论了静态时序验证的各方面内容;全书不仅紧密结合电路图和波形图进行讲解，还结合Synopsys公司的逻辑综合和静态时序分析工具讲解如何通过命令加以实现;介绍过程中不仅从理论上阐述了延迟模型，360百科而且注重实践环节，引入皇如月我花肉剂染发八穿了大量实际示例加以深入探讨。这另表全延维护只很云种写作风格将促进读者能够更全面、细致地理解所讲内容，因此本书十分适合自学待林故怕改征之村故般官。

目录

　　ListofFigures

　　ListofTables

　　Preface

　　Acknowledgments

　　1Introduction止值空太农席均哥施且湖toTimingVerification

　　1.1Introduction

　　1.2OverviewofTimingVerification

　　1.2.1Intrinsicvs.ExtrinsicDelay

　　1.2.2PathDelay

　　1.3InterfaceTimingAnalysis

　　2Elementso控算模立植fTimingVerification

　　2.1Introduction

　　2.2ClockDefiniti右ons

　　2.2.1GatedClocks

　　2.2.2ClockSkewsandMultipleClockGro修突向说ups

　　2.2.3MultifrequencyClocks

　　2.2.4MultiphaseClocks

　　2.3MoreonSTA

　早　2.3.1FalseP光宁另aths

　　2.3.2MulticyclePathAnalysi报s

　　2.3.3Ti日战名植含特还精异mingSpecificat打进陈补皇跳强ions

　　2.3.4Timi来试速艺未球司内操误ngChecks

　　2.4TimingAnalysisofPhase-Lock据差edLoops

　　2.4.1PLLBasics

　　2.4.2PLLIdealBehavior

　　2.4.3PLLErrors

　　3TiminginASICs

　　3.2PrelayoutTiming

　　3.2.1RTLvs.Gate-LevelTiming

　　3.2.2TiminginRTLCode

　　3.2.3DelaywithaContinuousAssignmentStatement

　　3.2.4DelayinaProcessStatement

　　3.2.5Intra-AssignmentDelays

　　3.2.6TheVerilogSpecifyBlock

　　3.2.7Timingin-GateLevelCode

　　3.2.8SynthesisandTimingConstraints

　　3.2.9DesignRuleConstraints

　　3.2.10OptimizationConstraints

　　3.2.11GateandWire-LoadModels

　　3.2.12TheSynthesisFlow

　　3.2.13SynthesisTips

　　3.2.14BackAnnotationtoGate-LevelRTL

　　3.3PostlavoutTiming

　　3.3.1ManualLine-PropagationDelayCalculations

　　3.3.2Signal-LineCapacitanceCalculation

　　3.3.3SignalLineResistanceCalculation

　　3.3.4SignalTraceRCDelayEvaluation

　　3.4ASICSign-OffChecklist

　　3.4.1LibraryDevelopment

　　3.4.2FunctionalSpecification

　　3.4.3RTLCoding

　　3.4.4SimulationsofRTL

　　3.4.5LogicSynthesis

　　3.4.6TestInsertionandATPG

　　3.4.7PostsynthesisGate-LevelSimulationorStaticTimingAnalysis

　　3.4.8Floorplanning

　　3.4.9PlaceandRoute

　　3.4.10FinalVerificationoftheExtractedNetlist

　　3.4.11MaskGenerationandFabrication

　　3.4.12Testing

　　4ProgrammableLogicBasedDesign

　　4.1Introduction

　　4.2ProgrammableLogicStructures

　　4.2.1LogicBlock

　　4.2.2Input/OutputBlock

　　4.2.3RoutingFacilities

　　4.3DesignFlow

　　4.4TimingParameters

　　4.4.1TimingDeratingFactors

　　4.4.2GradingProgrAmmableLogicDevicesbySpeed

　　4.4.3Best-CaseDelayValues

　　4.5TimingAnalysis

　　4.5.1ActelACTFPGAFAmily

　　4.5.2ActelACT3Architecture

　　4.5.3ActelACT3TimingModel

　　4.5.4AlteraFLEX8000

　　4.5.5AlteraFLEX8000Architecture

　　4.5.6AlteraFLEX8000TimingModel

　　4.5.7XilinxXC3000/XC4000FPGAFamilies

　　4.5.8XiilnxXC9500CPLD

　　4.5.9XilinxXC9500CPLDArchitecture

　　4.5.10XilinxXC9500CPLDTimingModel

　　4.6HDLSynthesis

　　4.7SoftwareDevelopmentSystems

　　4.7.1TimingConstraints

　　4.7.2OperatingConditions

　　4.7.3StaticTimingAnalysis

　　4.7.4Vendor-SpecificTiming-VerificationTools

　　4.7.5ActelDesigner

　　4.7.6AlteraMAX+PLUSII

　　4.7.7XilinxXACT/M1

　　APrimeTime

　　BPearl

　　CTimingDesigner

　　DTransistor-LevelTimingVerification

　　References

　　Index

　　AbouttheAuthor