VDHL

VHDL语言是一种用于电路设计的高级语言。州征胞它在80年代的后期出现。最初是由美国国防部开发出来供美军用来提高设计的可靠性和缩使屋超王其知减开发周期的一种使用范围较小的设计语言 。但是，由于它在一定程度上满足许流车了当时的设计需求，于队杨搞助势迅行稳是他在198来自7年成为A I/360百科IEEE的标准（IEEE STD 1076-1987）。1993年更进一步修订命段逐走苗龙整，变得更加完备，成为A I/IEEE的A I/IEEE STD 1076-1993左季化标准。目前，大客模难观委多数的CAD厂商出品的EDA软件都兼容了这种标准。

基本语养速威晶酒客评简介

　　VDHL

VDHL

来自　　VHDL的英文全名是Very-High- speed Integrated Circuit HardwareDescription Language,诞生于1982年。1987年底，V挥服黄HDL被IEEE和践据谁永含站曲律养花美国国防部确认为标准硬件改统才指送间尽描述语言 。自IEEE公布了VHDL的标准版本，IEEE-1076（简称87版)之后，各EDA公司相继推出了自己的VHDL设计环境，或宣布自己的设计工具可以和VHDL接口。此后VHDL在电子设计领域得到了广泛的接受，并逐步取代了原有益积字路零电它展的非标准的硬件描述语言。1993年，IEEE对VH为变鲁术数棉困黑发细DL进行了修订，从更高的抽象360百科层次和系统描述能力上扩展VHDL的内容，公布了新版本的VHDL，即IEEE标准的1076-1993版本，（简称93版）。现在，VHDL和Verilog作为IEEE的工业标准硬件描述语言，又得到众多EDA公司的支持，在电子工程领域，已成为事实上的通用硬件描述语言。有专家认为，在新的世纪中，VHDL于Verilog语言将承担起大部分的数字系统设计任务。

　　VHDL主要用于描述数字系统的结构，行为，功能和接口。随待标整陈唱富本考副致除了含有许多具有硬件特征的语句外，VHDL的语言形式和描述风格与句法是十分类似于一般的计算机高级语言。VHDL的程序结构特点是将一项工程设计，或称设计实体（可以是一个元件，一个电路模块或一个系统）分成外部（或称可是部分,及端口)和内部（或称不可视部分），既涉及实体的内部功能和算法完成部分。在对一个设计实体定义了外部界面后，一旦其内部开发完成后，其他的设计就可以直接调用这个实体。这种将设计实体分成内外部分的概念是VHDL系统设计的基本点。

　　VHDL语言

　　VHDL的英文全写称正消那质多货是：VHSIC（Very High speed Integrated Circuit）Hardware Des机构系因做映活杂刻criptiong Language.翻译成中文就是超高速集成电路硬件描述语言。因此它的应用主要是应用在数字电路的设计育都如式形觉中。目前，它在中国的应用多数是用在FPGA/CPLD/EPLD的设计中。当然在一些实力较为雄厚的单位，它也被用来设计ASIC。 关于用VHDL和原理图输入进行CPLD/FPGA设计的粗略比较：在设计中，如果采用原理图输入的设计方式是比较直观的。你要设计的是什么，你就直接从库中调出来用就行了。这样织川展洲象弦科得以命架比较符合人们的习惯。但是这样做需要设计人员要在两方面有较高的素质：(1)对电路的知识要比较丰富； (2).对CPLD/FPGA的结构比较熟悉。

　　有了这两个条件才能在设计的过程中选用适当的器件从而提高设计的可靠性、提高器件的利用率及缩短设计的周期。但是有一个重大的问题是在于，如果你的产品有所改动，需要采用另外的CPLD/FPGA时，你将需要重新输入原理图。

　　但是当你采用VHDL等高级语言来设计时这些问题都会得到较好吗起杆双汽二某线的解决。由于在使用VHDL等高级语言时，有专用的工具来实现将兰船围三正记分黄省语言描述的电路功能转换为实际的电路所以你就用不着对底层的电路很熟悉，也用不着对CPLD/FPGA的结构很熟悉烧座树约轻才显决欢（因为有专用的工具针对你的描述采用相应的器件哦）。当你要换器件时，你只需要将原来设计好的VDHL文件在新器件的设计工具中再次实现士己轻就行了。

　　用高级语言设计电路的流程: 1.使用文本编辑器输入设煤督滑玉指余响川承要干计源文件(你可以使用任何一种文本编辑器。但是，维突末帝量苏认为了提高输入的效率，你可以用某些专用的编辑器，如：Hdl 依校色球鸡Editor，Tubor Writer或者一些EDA工具软件集成的HDL编辑器)。

　　2.使用编译工具编译源文件。HDL的编译器有很多，ACTIVE公司，MODELSIM公司，SY LICITY公司，SYNO YS公司，VERIBEST公司等都有自己的编译器。

　　3.(可选步骤）功能仿真。对于某些人而言，仿真这一步似乎是可有可无的。但是对于一个可靠的设计而言，任何设计最好都进行仿真，以保证设计的可靠性。另外，对于作为一个独立的设计项目而言，仿真文件的提供足可以证明你设计的完整性。

　　4.综合。综合的目的是在于将设计的源文件由语言转换为实际的电路，这一部的最终目的是生成门电路级的网表（Netlist）。

　　5.布局、布线。这一步的目的是生成用于烧写（编程Programming）的编程文件。在这一步，将用到第4步生成的网表并根据CPLD/FPG厂商的器件容量，结构等进行布局、布线。这就好像在设计PCB时的布局布线一样。先将各个设计中的门根据网表的内容和器件的结构放在器件的特定部位。然后，在根据网表中提供的各门的连接，把各个门的输入输出连接起来。最后，生成一个供编程的文件。这一步同时还会加一些时序信息到你的设计项目中去，以便与你做后仿真。

　　6.后仿真。这一步主要是为了确定你的设计在经过布局布线之后，是不是还满足你的设计要求。

　　7.烧写器件（编程）。